A potência de fuga, os desafios de integridade de potência devido a células sobressalentes e queda de IR de pico, respectivamente, são abordados nesta monografia. O escopo da solução proposta reside no nível de design físico próximo ao encerramento do design, onde as ferramentas de otimização têm recursos limitados para resolver esses desafios. No entanto, há muito espaço para trabalhos futuros em outras áreas do espectro de baixo PM, como no nível do circuito, nível arquitetônico, nível de design e nível de codificação de software. A maioria dos designers de semicondutores atuais não está interessada em técnicas muito recentes, como fluxos ECO de gate array usando kits ECO fornecidos por fornecedores de bibliotecas, devido aos esforços envolvidos na modificação dos fluxos existentes e aos cronogramas de design apertados. A técnica proposta de "Atribuição de Estado Ideal" pode ajudar a reduzir o vazamento de células sobressalentes sem afetar os fluxos de design, mas a mudança para essas novas técnicas ajudará na redução completa da potência de vazamento das células sobressalentes. Outra área possível para investigação futura é a utilização de bibliotecas de 65 nm, 45 nm, 32 nm e 28 nm para a implementação de várias arquiteturas intensivas em fluxo de dados, a fim de validar a técnica proposta de Redução Seletiva de Glitches.